张永水 邢建力
【摘要】本文介绍了一种简单实用并具有记忆功能的外同步系统。该系统主要应用于电源管理中，并且能够提供三个功能：一是在未加同步信号时提供自身的内部振荡频率;二是当存在外同步信号时，系统利用数字技术能够对外部信号进行准确的同步频率输出;三是在同步过程中，系统将会记住这一外加信号频率值，并且在外部信号突然断开之后使电路继续工作在与原本所加的外同步信号几乎相等的频率值上。其中的误差为5%以下，并且这一误差是可以不断改进缩小的。系统能锁定的外同步频率范围为350KHZ到770KHZ。利用CSMS 0.6um CMOS工艺库对所设计的电路进行仿真，能够得到较好的预想效果。
【关键词】外同步;简单实用;记忆功能
一、引言
电源管理应用中，很多时候需要用到多块芯片进行同时操作，而由于工艺和制造产生的失配误差会使得即使是相同型号的芯片，其内部的振荡频率也会出现一些误差。为了消除多个频率接近的芯片并联或者串联产生的差频噪声问题，需要通过芯片的同步功能使得各个芯片间能够同时工作在一个频率上[1]。同时外同步功能也可以控制芯片工作在某一特定需要的频率上，以控制电路性能呈現某种“八边形法则”上的参数平衡。
本系统正是基于这种实际需求，设计了一个可以应用于电源管理等高频应用中的外同步电路。虽然同步也可以使用常规锁相环等精确的同步电路，但这一类的应用对于同步外部频率可以不需要那么精确的频率，因为芯片本身就可以是同步一个范围的频率，所以对于芯片内部的工作频率不必那么精确。注意两个易混淆的词，一个是片间频率需要准确相等，才用到同步单元;另一个是片内工作频率则由于芯片工作特性，可以不需要非常精确的频率。
二、具有记忆功能的同步系统的功能及架构
本系统设计有三个功能，这也是对于纯同步单元或者是利用常规锁相环进行锁相同步所拥有的三个优势：
（1）当外部没有同步频率时，电路自身能够产生一个工作频率，以供电源管理芯片系统使用。而常规锁相环虽然内部也有振荡电路，但更多的是用于锁相外部频率，当外部没有加信号时，本身是不能提供一个稳定的工作频率的[2]。对于纯粹的同步单元也是如此。
（2）利用数字技术，实现对外部频率的准确同步。相对于常规锁相环所需要的鉴相器、滤波器、压控振荡器等复杂电路的设计[3]，虽然系统不能对外部频率实现像常规锁相环那样非常精确的锁相同步，但是对于芯片工作来说误差是可以接受的范围，这就使得本系统对于实现外部同步的电路显得简单、实用。
（3）当系统加外部同步信号一段时间后，由于未知原因使得所加同步信号出现断开或者短路，系统可以继续维持工作在已经调整后的与之前所加外部频率几乎相等的频率上（误差5%以下，且可以继续减小），这就是本系统的记忆功能。而普通同步单元或者是常规锁相环则是在外部频率存在时才同步或锁相，而当断开外部信号时，电路就将停止工作。记忆功能的存在，使得系统在外部电路产生一定错误后能够继续工作在原本所需的频率上，使得系统的持续性、稳定性增强。
当然，本同步系统电路相对于常规锁相环而言也有其缺点，一个是锁定频率不如常规锁相环精确;另一个是没有常规锁相环那么大的锁定范围。但是，基于电源管理芯片的实际特性，这两点都是可以忽略的。首先，对于片内工作频率，芯片本身就是设定为一个可接受的范围，所以与外同步频率相比，很小的误差几乎不影响芯片的任何性能;其次，电源管理芯片一般工作在较高频率，所以对于锁相环的锁定范围从几赫兹到几百千赫兹或者是更高，完全没有必要这么宽的锁定范围[4]。同时为了保证外围电路和工作芯片本身的性能平衡，本系统也设计了一个频率限制的单元，限定可以同步的频率在350KHZ～770KHZ之间。而当未加同步信号时，系统自身振荡工作频率是560KHZ。
本系统的设计框图如图1所示：
图1 具有记忆功能的外同步系统原理框图
系统框图所展现的原理是，若同步信号端SYNC_MODE没有加同步信号，而只是接稳定的高电平或低电平，则整形取样模块的输出SYNC_OSC_Freq单纯为0;频率限制模块输出SYNC_EN也为0;同步确认模块SYNC_Comfirmed的输出SYNC_OSC_Comfirmed为1，表示没有外同步信号;使能信号Counter&Inner_OSC_EN为1，表示内部振荡频率可用，并且该信号经过D触发器输出一个计数器使能信号Counter_EN=1给双向计数器模块Bothway_Counter，表示计数器使不能。此时的计数器初始输出值nQ5～nQ1是被内部的RS触发器置定为01111，此五个信号接到调整频率输出模块Regulator_OSC_Out中，作为五个给电容C0充电的电流源的开关控制端。01111，即表示只有nQ5控制的电流源是导通可充电的。并且nQ5～nQ1所控制五个电流源的电流值设置比例为16：8：4：2：1，以此来表示每次计数减少一位，只增加一个单位的总充电电流。因为放电电流设置为一个固定的较大值，所以总充电电流的大小在一定程度上可以表示频率的快慢。电容C0上的锯齿波输出电压Ch_DisCh_V信号接到比较器[5]的输入端，与所加的偏置电压进行比较后输出一个方波脉冲OSC2，然后经过Regulated_OSC_Out模块中的调整形成一个负反馈而输出最终脉冲OSC。
当有加外同步信号时，如果信号是在频率限制范围内，那么频率限制模块输出SYNC_EN将为1，表示可以同步。同步确认模块SYNC_Comfirmed会用四个周期来确认是否是真实的有加外同步信号，而不是一时的噪声或者是其他影响，若四个周期后确认了是有加同步信号，则SYNC_Comfirmed模块将输出经过整形和取样的外同步信号，即为SYNC_OSC_Comfirmed确认同步信号。并且使能信号Counter&Inner_OSC_EN变为0，意味着内部频率将被屏蔽。在确认是否同步的四个周期内，电路还是按照原本的内部振荡频率进行工作。而在四个周期之后，电路同步工作只是利用Regulated_OSC_Out模块中几个简单的数字门电路来屏蔽之前的内部振荡频率，转而将外同步频率确认信号SYNC_OSC_Comfirmed输出到最终的OSC输出端。
由于SYNC_EN变为1，且Counter&Inner_OSC_EN信号变为0，D触发器触发使得双向计数器的使能信号Counter_En变为0，使得双向计数器[6]可以工作。Counter_EN为0，表示计数器内部的RS_D触发器中的R、S两端同时都为0，输出nQ5～nQ1将可以随着振荡周期而计数（但是此时的计数器启动信号Counter_clk_EN还没确定状态，这留待下文讨论）。值得注意的是，屏蔽掉内部信号，只是屏蔽掉内部振荡频率在Regulated_OSC_Out模块中对最终输出OSC的影响，但是内部振荡频率还是会根据计数器对五个给C0充电的电流源的开关状态来调整频率，使之不断与外部所加的信号频率相等。正是由于内部振荡频率会调整等于外部同步频率值，并且系统将重新使用内部振荡频率，才使得系统能够在外同步信号断开之后继续工作在原来的频率上。这就是上述所提到的系统化记忆功能。
由图1可知，电容上的电压Ch_DisCh_V信号与两个输出极性相反的比较器相连。其中比较器AMP1的比较门槛值设置的会比AMP2大一点，并且当电容电压大于比较器AMP1的门槛值Ref1时，输出OSC1将变低;相反，当电容电压大于比较器AMP2的门槛值时，输出OSC2将变高。输出的两个振荡信号OSC1和OSC2进入到鉴相器进行鉴相以决定计数器是实现加法或者是减法的功能。
三、鉴相器模块
系统中设置了一个鉴相器，其架构和工作原理分别如图2和图3所示。
图2 鉴相器的构成
图3 鉴相器工作原理
由图2可以知道鉴相器由两个上升沿D触发器和一个异或门构成，D触发器的触发时钟边沿是最终输出的频率OSC。值得注意的是，此时的同步过程，实际上跟其余模块，比如计数器、鉴相器和比较器，甚至是调整输出模块中的五个充电电流源都无关。此时的同步，只是在Regulated_OSC_Out模块中，简单的利用几个数字门电路，将从确认模块来的SYNC_OSC_Comfirmed外同步信号直接调整输出。而鉴相器利用此时的输出同步频率对OSC1和OSC2进行取样和比较，其实就是一个外部频率和内部频率比较的过程。在OSC上升沿时，对OSC1和OSC2进行比较，当是图3第一种情况时，采样得到OSC1和OSC2为0、1，表示此时在所给的同步信号的一个周期内，电容C0的充电电流过大，导致电容C0上的电压升到很大的值。异或门得到的计数器计数使能信号Counter_clk_EN为1，表示计数器模块开始计数，而得到的U_D=nOSC1=1，对于nQ5～nQ1而言，表示计数器进行加计数，这样就会控制给C0的总充电电流减小，从而可以知道内部振荡频率减小，以逐渐向外同步频率靠近。
而若是采样到的OSC1和OSC2是图3中的第二种情况，为1、0，则表示在所给的同步信号的一个周期内，电容C0的充电电流过小，几乎都不足以让两个比较器的输出翻转。异或门同样得到Counter_clk_EN为1，计数器开始计数，而此时的U_D为0，表示计数器进行减计数，如此控制给电容C0的总充电电流增大，使得内部振荡频率增大，以逐渐趋向外部同步频率。当经历几个周期的调整后，内部振荡频率几乎等于外部同步频率时，OSC对OSC1和OSC2的采样才会出现第三种情况，表示内部振荡频率已经调整完毕，即对外部同步信号的频率记忆完毕，随时可以为系统提供持续性的与所加同步信号频率大小相等的振荡频率。
显然，這里是不可能出现采样的OSC1和OSC2同时为0的情况，因为上述提过这两个比较器对于同样的输入比较值，输出的极性是相反的。只有当电容C0上的电压大于AMP1的比较电压Ref1，时，AMP1才将输出0，而由于AMP2的比较电压Ref2的值比Ref1小，所以如果AMP1翻转，则AMP2必将翻转，得到OSC2为1，这就变成了图3中的第一种情况。所以，不会出现在采样时，OSC1和OSC2为0、0的情况。
四、系统中的频率限制模块
上文提过本系统主要是为高频上的应用而设计，比如电源管理中的DC/DC应用。针对于此，系统设计了一个频率限制的模块用来限制同步的频率，以满足实际应用中对于芯片外围元器件和芯片性能的要求。频率限制的原理如图4所示。
图4 频率限制模块的设计
由于不管外同步信号的占空比是多大，经过整形和取样模块后，得到SYNC_OSC_Freq信号都只是一个占空比很小的窄脉冲。在脉冲为高电平时，晶体管Q1将导通，Q1作为一个大电流源在一瞬间将电容C1充至高电平，使得输出同步使能信号SYNC_EN为1。对于频率较低时，外同步信号的一个周期内除了窄脉冲为高电平时，其他更多的时间Q1是处于关闭状态，这时电容将通过电流源I1进行放电（注意，图中I1是处于常开状态，而电流源I2是处于常闭状态的）。在设置好合适的放电电流和电容大小后，可以保证在一个周期内，电容C1上的电压值不会下降到反相器NOT1的翻转门槛值，这样就能保证同步使能信号SYNC_EN一直维持在高电平。由上述可知，此时系统的后续电路就将进行同步的一系列操作;而若超过了一定周期，这就意味着C1将会放电更久，C1上的电压值就会而下降到使反相器NOT1翻转的值，如此同步使能信号SYNC_EN就无法输出持续为1，这表示电路无法对此外同步信号进行同步。这时候的电路是工作在上面分析过的第一种状态，即系统产生的振荡频率是自身的振荡频率，为560KHZ。
高频限制的原理跟低频限制差不多，不同的是当SYNC_MODE端加高频外同步信号时，在信号的前几个周期，电路会依照前面所介绍的原理对外补信号进行同步。并且系统会通过调整计数器的输出nQ5～nQ1，使内部振荡频率的大小趋向于外同步频率。由于外同步频率过高，系统在调整过程中，计数器的输出nQ5～nQ1已经达到00111，而系统的内部振荡频率还未达到与外同步频率一致。这时，由于nQ5和nQ4同时为0，图4中电流源I2也将因为开关K1的导通而起作用，所以C1变成将通过I1和I2两个电流源放电。在设置好适当的I2放电电流大小后，电容C1上的高电平原来不能降到NOT1的翻转值，现在在同样的周期内可以放电到致使反相器NOT1翻转的门槛值，外同步信号SYNC_EN将不再保持为高电平。这也就意味着系统不再对外同步频率进行同步。此时的系统是工作在内部振荡频率上，其值等于频率限制的最高值上，本系统将其设置为770KHZ。
