一个完整的UVM验证平台还应该加入寄存器模型,对应的设计文件中也应该存在寄存器及其控制端口, 通过该控制端口可以配置DUT中的寄存器。
二、设计模块设计文件添加寄存器模块后信号列表如下所示:
寄存器列表如下所示
基于UVM搭建的验证环境如下所示
其中sequence组织方式如下所示
本篇中的UVM验证平台源码:https://gitee.com/william_william/uvm-s07.git

一个完整的UVM验证平台还应该加入寄存器模型,对应的设计文件中也应该存在寄存器及其控制端口, 通过该控制端口可以配置DUT中的寄存器。
二、设计模块设计文件添加寄存器模块后信号列表如下所示:
寄存器列表如下所示
基于UVM搭建的验证环境如下所示
其中sequence组织方式如下所示
本篇中的UVM验证平台源码:https://gitee.com/william_william/uvm-s07.git