了解基本语法含义框架，学习怎么在网站中记录
下面以这个电路为例解释Verilog基本语法
下面展示代码：
一个2选1多路选择器实例
module mux2_1(out,a,b,sel); //端口定义 output out; //输入输出列表 intput a,b,sel; not i5(sel_n,sel); //结构描述 and i6(sel_a,a,sel); and i7(sel_b,sel_n,b); or i8(out,sel_a,sel_b); endmodule
在编译环境下，行号应该去掉，此处是为了便于说明。
第1行:声明模块名及其端口列表。
第2行:指定端口 out的方向为输出（output)，output是用·于声明端口方向的一个 Verilog关键字。
第3行:指定端口a, b.sel的方向为输入（input)，同样input也是用于声明端口方向的一个Verilog 关键字。
第5行:生成一个Verilog内建基本门级元件not 的实例（也叫做模块的调用，在下一节中将做介绍，类似于C语言中的函数调用)，该实例名为i5。第一个端口sel_n是输出端口，信号sel连接到该not元件的输入端口。
第6行和第7行:生成 Verilog 内建基本门级元件 and的两个实例，实例名分别是i6和i7。
第8行:生成Verilog内建基本门级元件or的实例i8。
第9行:用关键字endmodule示意模块结束。
