Verilog秋招准备

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

• 前言
• 一、pandas是什么？
• 二、使用步骤
  • 1.引入库
  • 2.读入数据
• 总结

希望能在暑假期间多做一些Verilog的题目，弥补实战的不足。

一、

 Verilog动态固定宽度截取，vect[base:width],base表示起始位，width表示截取宽度。

base可变，width必须为常量。截取使用[ ],拼接使用{ }；+表示升序，-表示降序。

例如选项D，vect_testb[4-:3]，表示从4开始降序截取，截取3位【即截取到2】，则vest_testb[4:2]。

二、

 specparam语句只能在延时的格式说明块中出现，也只能在延时说明块中出现。

parameter语句不可以在延时的格式说明块中出现，但可以在模块任意说明块中出现。

三、

 注意！！！

reg型只存储无符号数，那么负数以补码的形式存在。

A有3位，“A=0”=>"A=000";"A=A-1"=>"A=1111"【第一位为符号位】，但是由于A只有3位，符号位溢出，那么"A=111"【A=>7】

B有4位，“B=A”=>"B=0111";"B=B+1"=>"B=1000"【B=>8】