传送门如下：1.麻省理工开发码农至宝：智能化编程语言2.sketch Tutorial3.Sketch Synthesizer我表示隐…
ISE综合的结果，怎样进行formality验证综合器会保证RTL和gate的一致性的，不需要特别的做formal验证的。ASIC之所以要做是因为后端有DFT，p&r插入很多buffer，时钟树啊什么的对netlist有比较大的改动等等。而且往往这些工具比较杂，所以formal是一定要的。而FPGA往往都是用厂家提供的工具，工具应该有自带类似formal的东西来保证功能一致性，不需要特别的做formal。aurora9325(2014-9-18 10:38:23)
在xilinx官网上下xeclib库，在读入Reference或Implementation的时候，选择Option，修改Library type 为Read technology library files into library，再通过“Verilog”按钮将xeclib中的库文件读入，load完后设置top design就可以了。
youtube/watch? v=zCaJSrTmUFA Raft-youtube/watch? v=6Kwx8zfGW0Y 你可能要说，啊呀，这些协议那么使用广泛，早知道没有问题啊。okay，那...
如何学习形式化验证？最后打个广告，最近我正在写Nebulas下个版本的共识算法， github/longinus41/p od_spec，感兴趣的可以关注交流一下。 58 10 条评论 ...
什么是形式验证Formal Verification（形式验证)
在计算机硬件（特别是集成电路）和软件系统的设计过程中，形式验证的含义是根据某个或某些形式规范或属性，使用数学的方法证明其正确性或非正确性。形式验证是一个系统性的过程，将使用数学推理来验证设计意图（指标）在实现(RTL)中是否得以贯彻。形式验证可以克服所有3种仿真挑战，由于形式验证能够从算法上穷尽检查所有随时间可能变化的输进值。
